PCIe 6.0の概要

PCI-SIG組織は、PCIe 6.0仕様規格v1.0の正式リリースを発表し、完成を宣言した。

従来通り、帯域幅速度は倍増を続け、x16では最大128GB/s（単方向）に達し、PCIe技術は全二重双方向データフローを可能にするため、双方向スループットは合計256GB/sとなる。計画によると、標準規格の公開から12～18ヶ月後、つまり2023年頃に商用例が登場し、まずはサーバープラットフォームで採用される予定だ。PCIe 6.0は早ければ年末までに登場し、帯域幅は256GB/sとなる。

技術そのものに話を戻すと、PCIe 6.0は、PCIeの約20年の歴史の中で最大の変革と考えられています。率直に言って、PCIe 4.0/5.0は、NRZ（Non-Return-to-Zero）に基づく128b/130bエンコーディングなど、3.0のマイナーな変更に過ぎません。

PCIe 6.0ではPAM4パルスAM信号方式（1B-1B符号化）が採用され、1つの信号で4つの符号化状態（00/01/10/11）が可能となり、従来方式の2倍の周波数帯域で最大30GHzまで対応できます。ただし、PAM4信号はNRZよりも脆弱であるため、リンク内の信号エラーを訂正し、データの完全性を確保するために、FEC（前方誤り訂正）機構が搭載されています。

PCIe 6.0における最後の主要技術は、PAM4とFECに加えて、論理レベルでのFLIT（フロー制御ユニット）エンコーディングの使用です。実際、PAM4とFLITは新しい技術ではなく、200G+超高速イーサネットでは以前から適用されていましたが、PAM4が大規模に普及しなかった理由は、物理層のコストが高すぎたためです。

さらに、PCIe 6.0は下位互換性を維持しています。

PCIe 6.0は、従来通りI/O帯域幅を64GT/sに倍増させており、実際のP​​CIe 6.0X1単方向帯域幅は8GB/s、PCIe 6.0×16単方向帯域幅は128GB/s、PCIe 6.0×16双方向帯域幅は256GB/sとなっています。現在広く使用されているPCIe 4.0 x4 SSDは、PCIe 6.0 x1だけで対応できます。

PCIe 6.0は、PCIe 3.0時代に導入された128b/130bエンコーディングを引き続き採用します。オリジナルのCRCに加え、新しいチャネルプロトコルでは、PCIe 5.0 NRZに代わり、イーサネットやGDDR6xで使用されているPAM-4エンコーディングもサポートしている点が注目されます。これにより、同じ時間で1つのチャネルにより多くのデータを格納できるだけでなく、前方誤り訂正（FEC）と呼ばれる低遅延のデータ誤り訂正メカニズムにより、帯域幅の拡大が実現可能かつ信頼性の高いものになります。

多くの人が疑問に思うかもしれないが、PCIe 3.0の帯域幅は使い切られることはほとんどないのに、PCIe 6.0は何の役に立つのか？人工知能を含むデータ集約型アプリケーションの増加に伴い、より高速な伝送速度を持つIOチャネルがプロフェッショナル市場の顧客からますます求められるようになっている。PCIe 6.0テクノロジーの高い帯域幅は、アクセラレータ、機械学習、HPCアプリケーションなど、高いIO帯域幅を必要とする製品のパフォーマンスを完全に引き出すことができる。PCI-SIGは、半導体のホットスポットである自動車産業の成長からも恩恵を受けたいと考えており、エコシステムの帯域幅に対する需要の増加が明らかであることから、PCI-Special Interest Groupは、自動車産業におけるPCIeテクノロジーの採用を増やす方法に焦点を当てた新しいPCIeテクノロジーワーキンググループを結成した。しかし、マイクロプロセッサ、GPU、IOデバイス、データストレージはデータチャネルに接続できるため、PCがPCIe 6.0インターフェースのサポートを得るには、マザーボードメーカーは高速信号を処理できるケーブルの配置に特に注意する必要があり、チップセットメーカーも関連する準備を行う必要がある。 Intelの広報担当者は、デバイスにPCIe 6.0サポートが追加される時期については明言を避けたが、コンシューマー向けAlder Lakeとサーバー向けSapphire RapidsおよびPonte VecchioはPCIe 5.0をサポートすることを確認した。NVIDIAもPCIe 6.0の導入時期については明言を避けた。しかし、データセンター向けBlueField-3 Dpusは既にPCIe 5.0をサポートしている。PCIe仕様では、物理層で実装する必要のある機能、パフォーマンス、パラメータのみが指定されており、これらの実装方法は指定されていない。つまり、メーカーは、機能性を確保するために、自社のニーズと実際の条件に応じてPCIeの物理層構造を設計できる。ケーブルメーカーは、より多くの余地を活かすことができる。